PROYECTO FINAL
Reto a entregar calificación
proyecto final. (40%)
Atención, de la forma de trabajar para cumplir con la entrega:
Atención, de la forma de trabajar para cumplir con la entrega:
Para este proyecto se acepta presentar el trabajo en grupo hasta máximo
3 personas por proyecto.
También se acepta presentar el trabajo en grupo compuesto por 2 integrantes.
Si alguno lo prefiere, se acepta el trabajo presentado en forma
individual (lo cual no es muy recomendable dado la poca disponibilidad de
tiempo)
El profesor, como siempre, está atento a resolver
inquietudes relacionadas con este reto
Proeyecto final
Realizar un sumador de dos números B y A que están representados
en complemento a dos. B y A se suministran en binario (cada uno de ancho 4 bits), el signo de B y el signo de A, se indican cada uno en el bit mas significativo correspondiente, las magnitudes
en los bits restantes.
La salida se debe entregar en Complemento a dos.
El proyecto parte de utilizar mAnd, mOr, mNot, descritas
como “process” utilizando IF THEN ELSE ELSIF, ELSE, END IF, continua con crear
instancias de estas para crear todos los módulos intermedios hasta obtener el módulo
final TotalCa2.
La entrega se realiza mediante carpeta de GDRIVE, compartida con el profesor (la dirección de correo del profesor se suministra en el grupo de whatsapp), marcada con la siguiente estructura:
·
ARQ20182 FINAL SuPrimerApellidoSuSegundoApellidoSuPrimerNombre Ca2
o
(Ej: ARQ20182 FINAL PerezGarciaPedro Ca2) (Sin guiones)
- (EL NOMBRE A UTILIZAR ES EL DE UNO DE LOS INTEGRANTES EN CASO DE PRESENTARLO EN GRUPO)
- ATENCIÓN 1: Debe, al
compartir la carpeta con el profesor, asignarle derechos para editar etc.
NO se aceptan carpetas comprimidas.
- ATENCIÓN 2: La carpeta también debe estar compartida con los integrantes, en caso de trabajar en grupo, de quienes presentan el proyecto
La carpeta deberá contener las siguientes carpetas y archivos:
1 Carpetas:
Se resalta con color amarillo,
los módulos nuevos a crear
Se resalta con color
gris, los módulos que ya deben tener debidamente verificados
Concatenar5 (Correspondiente al proyecto del módulo Concatenar; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
Concatenar5 (Correspondiente al proyecto del módulo Concatenar; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mAnd (Correspondiente
al proyecto de la compuerta and;
debidamente diligenciados los comentarios de la plantilla que surge en el
archivo VHDL del proyecto)
mNot Correspondiente a la compuerta not; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mNot Correspondiente a la compuerta not; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mNot4 Correspondiente
a la compuerta not; debidamente
diligenciados los comentarios de la plantilla que surge en el archivo VHDL del
proyecto)
mOr (Correspondiente a la compuerta or; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mSi Correspondiente a la modulo mSi; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mOr (Correspondiente a la compuerta or; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mSi Correspondiente a la modulo mSi; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mSi4 Correspondiente
a la modulo mSi4; debidamente
diligenciados los comentarios de la plantilla que surge en el archivo VHDL del
proyecto)
SemiSumador (Correspondiente al módulo SemiSumador; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
SumadorCompleto1 (Correspondiente al módulo Sumador Completo de un bit; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
SumadorCompleto4 (Correspondiente al módulo Sumador Completo de cuatro bits; debidamente diligenciados
los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
SumadorCompleto5 (Correspondiente al módulo Sumador Completo de cinco bits; debidamente diligenciados
los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
TotalCa2 (El que los contiene a todos. Correspondiente al módulo Total suma en complemento a dos; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto). Este módulo debe tener además de la descripción de hardware del módulo, un archivo en VHDL para la simulación, denominado TB_TotalCa2.vhd
2 Archivos:
TotalCa2 (El que los contiene a todos. Correspondiente al módulo Total suma en complemento a dos; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto). Este módulo debe tener además de la descripción de hardware del módulo, un archivo en VHDL para la simulación, denominado TB_TotalCa2.vhd
2 Archivos:
·
2. 1 Capturas de pantalla:
1. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo Concatenar5. Marcarlo como "1.
Simulacion_ Concatenar5"
(En formato jpg o png).
2. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo mNot4. Marcarlo como "2.
Simulacion_ mNot4" (En
formato jpg o png).
3. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo mSi4. Marcarlo como "3.
Simulacion_ mSi4" (En
formato jpg o png).
4. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo SumadorCompleto4. Marcarlo como "4.
Simulacion_ SumadorCompleto4"
(En formato jpg o png).
5. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo SumadorCompleto5. Marcarlo como "5.
Simulacion_ SumadorCompleto5"
(En formato jpg o png).
6. captura de pantalla donde se muestre, sin
duda al error, el resultado de la simulación del módulo TotalCa2. Marcarlo como "6.
Simulacion_ TotalCa2" (En
formato jpg o png).
·
2.2 Documento en formato PDF
Documentación del proyecto total, debidamente
diligenciado con los datos del autor o autores (en caso de trabajo en grupo), y lo que corresponda a una portada. Marcar
el nombre del archivo como "7. Documentación del proyecto Ca2” (En
formato PDF).
La documentación es fundamental para el éxito de los proyectos.
Como mínimo la documentación deberá contener:
La documentación es fundamental para el éxito de los proyectos.
Como mínimo la documentación deberá contener:
1 Marco teórico
·
Un ejemplo descriptivo mostrando todos los pasos para realizar la
operación (+12) + (- 4), utilizando complemento a dos, en la que B es (+12) y A es (- 4)
·
Un ejemplo descriptivo mostrando todos los pasos para realizar la
operación (-12) + (- 4), utilizando complemento a dos, en la que B es (-12) y A es (+ 4)
2 preparación de material para el éxito
del proyecto
·
Utilizar para la simulación del módulo ToalCa2, utilizando como valores de
entrada los valores de los dos ejemplos (del marco teórico), en el archivo TB_TotalCa2.vhd y verificar que coinciden los resultados teóricos con los resultados
prácticos del modulo TotalCa2.
Nota: Los
siguientes diagramas son los que Uds. deben
realizar previamente para lograr que el proyecto funcione, No son los que ofrece la herramienta ISE
Web PACK.
·
El diagrama base de la entidad
correspondiente al SumadorCompleto5,
la lista de archivos VHDL requeridos para armarla, el nombre la entidad, el
nombre de la arquitectura, las señales de entrada, las de salida y las
auxiliares, todas con su tipo correspondiente; el nombre del proyecto, el
nombre del archivo VHDL del proyecto.
·
El diagrama base de la entidad
correspondiente al Concatenar5, la
lista de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre
de la arquitectura, las señales de entrada, las de salida y las auxiliares,
todas con su tipo correspondiente; el nombre del proyecto, el nombre del
archivo VHDL del proyecto.
·
El diagrama base de la entidad
correspondiente al mNot4, la lista
de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre de la
arquitectura, las señales de entrada, las de salida y las auxiliares, todas con
su tipo correspondiente; el nombre del proyecto, el nombre del archivo VHDL del
proyecto.
·
El diagrama base de la entidad
correspondiente al mSi4, la lista de
archivos VHDL requeridos para armarla, el nombre la entidad, el nombre de la
arquitectura, las señales de entrada, las de salida y las auxiliares, todas con
su tipo correspondiente; el nombre del proyecto, el nombre del archivo VHDL del
proyecto.
·
El diagrama base de la entidad
correspondiente al TotalCa2, la
lista de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre
de la arquitectura, las señales de entrada, las de salida y las auxiliares,
todas con su tipo correspondiente; el nombre del proyecto, el nombre del
archivo VHDL del proyecto.
·
Un análisis de los resultados
de la simulación del módulo TotalCa2, ¿Que ocurre con las señales de préstamo
cuando B es menor que A, cuando B es mayor a A, cuando B igual que A
Tenga presente que Ud. se está formando para hacer ingeniería, y cada reto es una invitación a desarrollar sus competencias; la calidad de su entrega es la evidencia de su formación, es la oportunidad para que UD. que ejercite su excelencia.
De la calificación del proyecto:
Teniendo presente que este proyecto es el insumo para evaluar el 40% del total de la calificación del curso:
·
El 28% corresponderá al proyecto
como tal, a su funcionamiento, diseño, simulación y documentación de los VHDL
de cada proyecto.
·
El 12% corresponderá a la
documentación, calidad, presentación, valor agregado a lo mínimo esperado,
eficacia en la entrega, orden del documento, edición del documento...
De la fecha y hora límite de entrega:
·
La fecha límite de entrega es el jueves 13 de diciembre hasta las 23
horas, 59 minutos y 59 segundos.
El profesor, como siempre, está
atento a resolver inquietudes relacionadas con este reto.
______________________________________________________________________
______________________________________________________________________
[FINALIZADO]
Reto a entregar segunda calificación. (30%)
Realizar restador completo de 4 bits utilizando únicamente los proyectos de las compuertas lógicas mAnd, mOr, mNot. (B - A, con B mayor o igual que A)
La entrega se realiza mediante carpeta de GDRIVE, compartida con el profesor (la dirección de correo del profesor se suministra en el grupo de whatsapp), marcada con la siguiente estructura:
- ARQ20182_SuPrimerApellidoSuSegundoApellidoSuPrimerNombre_RC4
- (Ej: ARQ20182_BoteroManriquePedro_RC4)
- ATENCIÓN: Debe, al compartir la carpeta con el profesor, asignarle derechos para editar etc.
La carpeta deberá contener las siguientes carpetas y archivos:
1 Carpetas:
mAnd (Correspondiente al proyecto de la compuerta and; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mOr (Correspondiente a la compuerta or; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
mNot Correspondiente a la compuerta not; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
SR (Correspondiente al semi-restador; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
RC1 (Correspondiente al restador completo de un bits; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
RC4 (Correspondiente al restador completo de 4 bits; debidamente diligenciados los comentarios de la plantilla que surge en el archivo VHDL del proyecto)
2 Archivos:
- 2. 1 Capturas de pantalla:
Captura de pantalla donde se muestre, sin duda al error, el resultado de la simulación del modulo mOr. Marcarlo como "2. Simulacion_mOr" (En formato jpg o png).
Captura de pantalla donde se muestre, sin duda al error, el resultado de la simulación del modulo mNot. Marcarlo como "3. Simulacion_mNot" (En formato jpg o png)
Captura de pantalla donde se muestre, sin duda al error, el resultado de la simulación del modulo SR. Marcarlo como "4. Simulacion_SR" (En formato jpg o png)
Captura de pantalla donde se muestre, sin duda al error, el resultado de la simulación del modulo RC1. Marcarlo como "5. Simulacion_RC1" (En formato jpg o png)
Captura de pantalla donde se muestre, sin duda al error, el resultado de la simulación del modulo RC4. Marcarlo como "6. Simulacion_RC4" (En formato jpg o png)
- 2.2 Documento en formato PDF
La documentación es fundamental para el éxito de los proyectos.
Como mínimo la documentación deberá contener:
- La tabla de la operación de Resta de dos valores lógicos B e A, con con los resultados de Registro y Préstamo. (Esto es nivel de abstracción alto del SR)
- Las ecuaciones de las dos operaciones Registro y Préstamo; no requieren simplificación. (Esto es nivel de abstracción medio del SR)
- El diagrama del circuito base para armar el SR con todos sus debidos nombres , utilizando los símbolos gráficos para And, Or, Not. (Esto es el circuito para el SR en un nivel de abstracción bajo). (Es un dibujo que UD. debe realizar en bloques, como referencia puede tomar los mostrados en el PDF que les fue compartido del sumador completo de 4 bits)
- El diagrama de la entidad correspondiente al SR, la lista de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre de la arquitectura, las señales de entrada, las de salida y las auxiliares, todas con su tipo correspondiente; el nombre del proyecto, el nombre del archivo VHDL del proyecto.
- El diagrama de la entidad correspondiente al RC1, la lista de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre de la arquitectura, las señales de entrada, las de salida y las auxiliares, todas con su tipo correspondiente; el nombre del proyecto, el nombre del archivo VHDL del proyecto.
- El diagrama de la entidad correspondiente al RC4, la lista de archivos VHDL requeridos para armarla, el nombre la entidad, el nombre de la arquitectura, las señales de entrada, las de salida y las auxiliares, todas con su tipo correspondiente; el nombre del proyecto, el nombre del archivo VHDL del proyecto.
- Un análisis de los resultados de la simulación del RC4, ¿Que ocurre con las señales de préstamo cuando B es menor que A, cuando B es mayor a A, cuando B igual que A
Tenga presente que Ud. se está formando para hacer ingeniería, y cada reto es una invitación a desarrollar sus competencias; la calidad de su entrega es la evidencia de su formación, es la oportunidad para que UD. que ejercite su excelencia.
De la calificación del proyecto:
Teniendo presente que este proyecto es el insumo para evaluar el 30% del total de la calificación del curso:
- El 21% corresponderá al proyecto como tal, a su funcionamiento, diseño, simulación y documentación de los VHDL de cada proyecto.
- El 9% corresponderá a la documentación, calidad, presentación, valor agregado a lo mínimo esperado, eficacia en la entrega, orden del documento, edición del documento...
De la fecha y hora límite de entrega:
- La fecha limite de entrega es el jueves 06 de diciembre hasta las 23 horas, 59 minutos y 59 segundos.
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