Retos

Desde el más reciente al más antiguo...

Reto final:
Creación del archivo binario necesario para verifica el funcionamiento de un módulo contador

1 Crear un módulo que cuente de 0 a 9 eventos que ocurren cada 2 hertz

  • Incluir carpeta (Marcada en forma correcta), con el proyecto (No se aceptan proyectos comprimidos)
    • Debe contener los tres módulos, contador 0 a 9, divisor de 2 hertz y el modulo eventos que contiene a los dos anteriores
    • El modulo "eventos" ademas de sus descripción, debe contener un archivo con el Test bench, TB_eventos.vhd y un archivo eventos.UCF de la asignación de pines

  • Incluir diagrama que Ud. prepara para realizar el proyecto, con nombres de entradas, salidas, señales
  • Incluir captura de pantalla de la simulación
  • El archivo eventos.UCF (Urer constrains file) con la asignación de pines de entrada y salida para el reloj (entrada 50 Mhz)  y 4 leds (Salida), donde se despliegue el valor de la salida en forma binaria (led ON equivale a '1', Led OFF equivale a '0')
Nombre de la carpeta a entregar vía GDRIVE: 
  • LED20182 FINAL SuPrimerApellidoSuSegundoApellidoSuPrimerNombre
    • Ejemplo: LED20182 FINAL PerezGarciaPedro
Fecha límite de entrega: Miércoles 12 de diciembre de 2018, 23:59:59

Cualquier duda el profesor está atento...

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RETO sábado 01 de diciembre de 2018

1. Iniciar con 
  • Crear el proyecto Contador asíncrono de 0 a 15 (analizado y descrito en clase).
  • Simular el Contador asíncrono de 0 a 15, (En binario es desde “0000” hasta “1111”) tomar imagen de pantalla donde se vea claramente el comportamiento.
  • Crear el proyecto Divisor de frecuencia de 1 Hertz a partir de reloj de 50 Mega Hertz (Analizado y descrito en clase)
  • Simular el Divisor de frecuencia de 1 Hertz a partir de reloj de 50 Mega Hertz, tomar imagen de pantalla donde se vea claramente el comportamiento.

2. Teniendo presente los dos proyectos anteriores:
  • Crear un contador asíncrono de 0 a 9, (En binario es desde “0000” hasta “1001”)
  • Simular el Contador asíncrono de 0 a 9 (En binario es desde 0000 hasta 1001), tomar imagen de pantalla donde se vea claramente el comportamiento.
  • Crear un Divisor de frecuencia de frecuencia de 2 Hertz a partir de reloj de 50 Mega Hertz
  • Simular el Divisor de frecuencia de 1 Hertz a partir de reloj de 50 Mega Hertz, tomar imagen de pantalla donde se vea claramente el comportamiento.

3. Entregar vía GDrive mediante carpeta compartida con el profesor, utilizando como el nombre de la carpeta a compartir así:
  •  LED20182 DIVISORES Y CONTADORES
      La carpeta debe contener:
  • Los 4 proyectos que son objeto de este reto.
  • Las cuatro imágenes de las capturas de pantalla. 
4. Fecha límite de entrega: Miércoles 05 de diciembre del 2018, hasta la hora 23:59:59

NOTA: Como siempre, el profesor está atento a atender inquietudes relacionadas con el reto.









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RETO sábado 24 de noviembre 2018

Ud. va a mostrar la calidad que ha adquirido como ingeniero y su capacidad para hacer algo más de lo aprendido y con lo aprehendido, en este caso desde la asignatura Laboratorio de electrónica digital. Lea con juicio y atención y haga una planificación para atender este reto.

El Divisor de frecuencia.

En términos generales ¿Qué es un divisor de frecuencia ? Ud. Deberá definirlo "en sus palabras", a partir de las consultas que realice como investigación.

Tomando como punto de partida el  divisor de frecuencia existente en Internet y que se puede hallar en el enlace: http://profesores.fi-b.unam.mx/fpga/DIVISOR.pdf Ud. deberá realizar un proyecto, utilizando ISEWeb Pack 14.7, denominado “DivisorFrecuenciaWeb”.

El diagrama del módulo, la descripción de hardware y una explicación; se suministran en el documento del enlace.

Ud. Deberá revisar el código de la descripción de hardware del proyecto suministrado y comprenderlo (¡hace parte de su formación como ingeniero!), realice un listado con  las inquietudes que le genera su proceso de comprensión del código, identifique lo que halle nuevo en el código y si es necesario corregir algún error entonces realice las correcciones necesarias, consulte con el profesor en caso de tener dudas o inquietudes.

Simule el proyecto, analice los resultados de la simulación y comparta por medio de Gdrive, de acuerdo con el procedimiento de entrega que tenemos estipulado (el nombre de la carpeta a compartir es: LED20182 DIVISORWEB), el proyecto y una impresión de pantalla (Print Screen), de la simulación y un documento en PDF donde se incluya “en sus palabras” en términos generales ¿Qué es un divisor de frecuencia?, y el análisis de los resultados de la simulación, además de lo que halle nuevo en el código y si fue necesario corregir algún error comentar cómo lo resolvió.

También tome una fotografía con alguna cámara, del computador donde realizó el proyecto en la cual se vea su proyecto abierto.

Fecha límite de entrega: miércoles 28 de noviembre de 2018 hasta las 23:59:59

Se reitera, el profesor está, como siempre, atento a resolver inquietudes.
NOTA: Una vez termine de leer este planteamiento, envíele al profesor un mensaje vía whatsapp, indicando "reto leído" 
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[Finalizado] RETO sábado 20 de octubre 2018 ( a semana 12) Reactivado Noviembre 15 de 2018 y compartido en noviembre 17 (sábado),  de 2018, atendiendo al acuerdo 36 de 2018, de la UTP
  1. Conocer y aprender sobre el circuito digital denominado Multiplexor.
  2. Realizar el proyecto denomiando MUX42, que se presenta en los vídeos, realizados por el profesor,  que se listan para este reto. (La sumatoria de los tempos de duración de los vídeos es de  25 minutos y 34 segundos)
  3. Realizar un proyecto denominado MUX44, esto es un multiplexor con 4 entradas, cada con ancho 4 bits y una salida con ancho de 4 bits. Deben determinar cual es el ancho de la señal de control (entrada), es decir para el "selector". Se recomienda utilizar la sentencia CASE (estructura CASE).
  4. Remitir, al profesor,  los dos proyectos mediante carpeta compartida en Gdrive con el nombre: LED20182 RETO MUX42 MUX44
  5. Se acuerda actualizar la fecha límite de entrega para el día miércoles 21 de NOVIEMBRE de 2018. (Anteriormente se tenía: Se propone como fecha límite de entrega el jueves 25 de octubre del 2018.)
  6. VÍDEOS realizados por el profesor, para el aprendizaje:

RETO sábado 29 de septiembre de 2018 (semana 9 a 10)

  1. Consultar el circuito digital One-Hot
  2. Consultar en la sitaxis de VHDL el uso de  "With Select When end"
  3. Consultar en la sintaxis de VHDL el uso de "Case When end case"
  4. Realizar un proyecto para construir un módulo One-Hot de 4 entradas y 16 salidas utilizando "With Select When end"; denominar el proyecto OneHot_4_16W, el modulo OneHot_4_16W.vhd , la entity "OneHot_4_16W" y la arquitectura "arq_OneHot_4_16W"
  5. Realizar un proyecto para construir un módulo One-Hot de 4 entradas y 16 salidas utilizando "Case When end case"; denominar el proyecto OneHot_4_16C, el modulo OneHot_4_16C.vhd , la entity "OneHot_4_16C" y la arquitectura "arq_OneHot_4_16C"
  6. Remitir, al profesor,  los dos proyectos mediante carpeta compartida en Gdrive con el nombre: LED20182 RETO OneH16W_OneH16C
  7. Fecha límite de entrega jueves 4 de octubre de 2018 hasta las 23:59:59 



RETO Sábado 22 de septiembre de 2018. (Semana 8 a la 9)
Describir el siguiente proyecto, fecha límite miércoles 26 de septiembre de 2018, 10:00 P.M.
Crean carpeta en Gdrive asi: LED20182 RETO SC1  y la comparten al profesor.

Click para descargar la imagen en archivo PDF


RETO Sábado 18 de agosto de 2018. Sesión semana 3

Disponer de las herramientas necesarias para el desarrollo del curso. Todo el proceso que se indica a continuación deberá estar listo a más tardar el miércoles 22 de agosto de 2018. 
En caso que requiera asesoría, no dude comunicarse con el profesor.

Lea detenidamente este contenido antes de proceder a desarrollarlo.

1. Crear una cuenta en el portal de la compañía XILINX (Create an account):
    • Enlace: <https://www.xilinx.com/registration/create-account.html> Atención: Utilice la cuenta del correo institucional de la UTP.
      • NOTA: Xilinx le remitirá un mensaje a la cuenta de correo con la cual se registró, conserve el mensaje, será prueba de realización del proceso, con el asunto "Please activate your xilinx.com account"; en el cuerpo del mensaje hallará un enlace denominado "Activate my xilinx.com account", selecciónelo y active su cuenta en Xilinx..
2. Descargar los archivos del paquete ISE WEBPACK 14.7.  (Es software sin costo)
Son archivos que requieren tiempo para la descarga, disponga de conexión a Internet, enfréntese al reto de descargarlos, Ud. se está formando como ingeniero de sistemas. (mida el tiempo de la descarga, aproximado)

          Iniciar sesión (Login con la cuenta creada (Sign in) ) y descargar los siguientes archivos:
3. Instalar en su computador personal, el paquete Xilinx Ise WebPack (es una de varias opciones disponibles durante el proceso de instalación), a partir de los archivos que descargó.  Al finalizar el proceso ejecute la aplicación "32-bit project Navigator" y/o "64-bit project navigator" según sea el procesador del que disponga. NOTA: Luego de instalado es necesario realizar un proceso para obtener una licencia legal suministrada en forma gratuita por Xilinx, si tiene inconveniente en este proceso, comuníquese con el profesor para obtener ayuda.

4. Crear  una cuenta en el servicio basado en la nube THINKERCAD CIRCUITS ((registrarse)
Enlace para lograr acceso al  registro:
         <https://www.tinkercad.com/circuits>

5. El profesor establecerá un método para verificar que los procesos indicados hayan sido efectuados.

Nota: El profesor estará atento en caso que lo requieran (Vía whatsapp, llamada, email...)

Aporte adicional: VÍDEO Instalación Xilinx ISE WEBPACK

Invitación: Si alguno o algunos de Uds. quieren realizar un aporte vídeo-gráfico, para generaciones futuras, bienvenido sea el aporte.

SOLUCIÓN DE PROBLEMAS DE ISNTALACIÓN DE XILINX ISE WEBPACK 14.7 EN WINDOWS 10:
Ver pasos en <https://led20182.blogspot.com/p/recursos.html>























Sábado 11 de agosto de 2018. Sesión semana 2
Introducción.

Sábado 4 de agosto de2018. Sesión semana 1
Sin asignación de sala.

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